DFT Analyzer(TM) von ASSET überprüft Design-for-...

DFT Analyzer(TM) von ASSET überprüft Design-for-Test-Features vor dem Bau von Prototypen

 
DFT Analyzer(TM) von ASSET überprüft Design-for-Test-Features vor dem Bau von Prototypen Gräfelfing/Richardson, Texas - 17. Oktober 2005 – Der neue DFT Analyzer von ASSET(R) InterTech Inc. (www.asset-intertech.com ), einem international führenden Unternehmen bei Boundary-Scan-Testmethoden (JTAG/IEEE 1149.1) und In-System-Programmierung (ISP), reduziert die Fertigungs- und Testkosten, indem er die Boundary-Scan-DFT-Features (Design-for-Test) eines Leiterplattendesigns noch vor dem Bau eines Prot [...]

 

DFT Analyzer(TM) von ASSET überprüft Design-for-Test-Features vor dem Bau von Prototypen

DFT Analyzer(TM) von ASSET überprüft Design-for-Test-Features vor dem Bau von Prototypen Gräfelfing/Richardson, Texas - 17. Oktober 2005 – Der neue DFT Analyzer von ASSET(R) InterTech Inc. (www.asset-intertech.com ), einem international führenden Unternehmen bei Boundary-Scan-Testmethoden (JTAG/IEEE 1149.1) und In-System-Programmierung (ISP), reduziert die Fertigungs- und Testkosten, indem er die Boundary-Scan-DFT-Features (Design-for-Test) eines Leiterplattendesigns noch vor dem Bau eines Prototyps prüft. Darüber hinaus ermittelt der DFT Analyzer den Umfang der Boundary-Scan-Testabdeckung eines Designs und empfiehlt Änderungen zur Erweiterung der Abdeckung. 'Allzu oft verzögert sich die Entwicklung eines neuen Produkts beim Wechsel von der Entwicklung in die Herstellung, weil eine Leiterplatte nicht ausreichend getestet werden kann und deshalb ein neues Design erforderlich ist. Ohne hinreichende Testabdeckung kann sich aber der Hersteller nicht auf die Qualität des Produktes verlassen', kommentierte Reg Waller, European Director von ASSET InterTech. 'Der DFT Analyzer verringert verschiedene Terminrisiken und reduziert die Test- und Prototyping-Kosten, indem er Warnungen an Designer und Testingenieure bereits in einer Frühphase des Prozesses ausgibt, wenn es noch einfacher und wesentlich kostengünstiger ist, das Produkt testbar zu machen. Die Unternehmen sparen erhebliche Kosten, wenn Neudesigns von Boards weniger häufig oder gar nicht mehr erforderlich sind.' Der DFT Analyzer basiert auf umfassender Marktforschung und auf dem Feedback von Elektronikherstellern, die auf den Bedarf nach einem Boundary-Scan-DFT-Tool hinwiesen, das sich in den klassischen Leiterplatten-Designprozess einbinden lässt und andere EDA-Systeme (Electronic Design Automation) unterstützen kann. Der DFT Analyzer besteht aus drei Tools, die in verschiedenen Phasen der Produktentwicklung zum Einsatz kommen. Zunächst wird die automatische Checkliste bei der Schema-Entwicklung genutzt, um einen Designer oder ein Designteam zu den Testbarkeits-Features zu befragen, die in das Design integriert wurden. Diese Fragen basieren auf erprobten DFT-Prinzipien, die ASSET im Laufe seiner langjährigen Zusammenarbeit mit Leiterplattendesignern gesammelt hat, um die Boundary-Scan-Testabdeckung zu optimieren. Darüber hinaus können auch firmenspezifische Design-Abläufe in die Checkliste übernommen werden, um die Konsistenz aller Designs eines Unternehmens zu sichern. Nachdem die CAD-Informationen (Computer-Aided Design) erfasst wurden, kann als nächstes das Design-Validierungs-Tool des DFT Analyzer gestartet werden. Die CAD-Daten werden in den DFT Analyzer importiert, sodass das Design-Validierungs-Tool feststellen kann, ob irgendwelche vorher aufgestellten DFT-Regeln verletzt oder übersehen wurden. Das Tool empfiehlt auch eine Lösung, wenn es eine Regelverletzung feststellt. Das dritte Tool des DFT Analyzer, die Testabdeckungs-Analyse, kommt in der Endphase des Designs zum Einsatz, bevor die ersten Prototypen der Platine gebaut werden. Dieses Tool ermittelt den Umfang der Boundary-Scan-Testabdeckung, wenn bestimmte Testtypen wie Interconnect, Memory und andere Prüfungen auf der Leiterplatte ausgeführt werden. Zusätzlich enthält der Bericht Informationen darüber, welche vom ICT-System (In-Circuit Test) verwendeten Onboard-Testpads überflüssig werden, wenn statt ICT ein Boundary-Scan-Test durchgeführt wird. Die Vermeidung von ICT-Testpunkten spart Platz auf der Leiterplatte und reduziert sowohl die Komplexität als auch die Kosten eines ICT-Testaufbaus. Darüber hinaus kann das Testabdeckungs-Analysemodul seine Ergebnisse an den Design-Browser des DFT Analyzer übergeben, der die verfügbare Testabdeckung grafisch zu einer Schemaansicht aufbereitet. Als Endresultat stellt der DFT Analyzer eine vollständige Boundary-Scan-Beschreibung des Designs zur Verfügung, die sich direkt in das ScanWorks(R)-Tool zur Boundary-Scan-Testgenerierung, das JTAG-System, importieren lässt. Mit minimalem Zusatzaufwand kann eine Gruppe von Boundary-Scan-Tests für die ersten Prototyp-Boards optimiert und dann im gesamten Fertigungsprozess genutzt werden, um anschließend auch in die Bereiche Systemtest und Field-Support übernommen zu werden. Preise und Verfügbarkeit Der DFT Analyzer ist ab dem ersten Quartal 2006 über den Direktvertrieb und über das globale Händlernetz von ASSET verfügbar. Zeitbeschränkte Lizenzen für den DFT Analyzer werden ab 10.000 US-Dollar angeboten. Die ebenfalls verfügbaren Standard- und Netzwerklizenzen gewährleisten flexible Preisoptionen und niedrige Betriebskosten. Über ASSET InterTech ASSET InterTech mit Sitz in Dallas, Texas, entwickelt, vermarktet, vertreibt und unterstützt weltweit Produkte für Boundary-Scan-Testmethoden und In-System Programmierung (ISP). ScanWorks von ASSET ist einfach zu bedienen, aber dennoch leistungsfähig, wodurch schnell und einfach Halbleiter, Leiterplatten oder ganze Systeme während jeder Phase des Produktlebenszyklus, vom Design über die Herstellung bis hin zur Wartung, getestet werden können. Die ISP-Fähigkeit von ScanWorks kann dazu benutzt werden, Software oder Daten auf programmierbare Bausteine zu laden, nachdem die Leiterplatten mit diesen bestückt wurden. Die ScanWorks-Familie basiert auf einem Standard der IEEE (International Electronics and Electrical Engineering Society) und ist bekannt als IEEE 1149.1 (JTAG) Boundary-Scan-Testspezifizierung. Weitere Informationen unter www.asset-intertech.com . Bei Fragen wenden Sie sich gerne an:Christina Holl / Sandra Iris EilensteinITPR Information-Travels Public RelationsStefanusstraße 6a82166 München-GräfelfingT. +49 (89) 898 687-20F. +49 (89) 898 687-21christina.holl@information-travels.desandra.eilenstein@information-travels.dewww.information-travels.deZur Veröffentlichung bei Leseranfragen:ASSET InterTechc/o Logic Technology BVTel: 00800 362 333 33 (gebührenfrei)info@logic.nl